压降减少电路及其操作方法与流程

1.本发明涉及一种电子电路，该电子电路用于管理提供给负载的电源。


背景技术：

2.随着工艺技术在尺寸上不断减小，晶粒(die)上的晶体管以较低的电压和较高的电流密度工作。处理速度和电流电荷的增加意味着电流的变化率(即，di/dt)在某些操作点上可能会显著增加。例如，电路(即，负载)在唤醒时会汲取大电流，这会导致电源电压下降。电源电压的下降(称为电压下降(voltage droop))会导致性能损失。
3.在电路设计中，电源完整性(power integrity)旨在确保从电源到目的地都能满足所需的电压和电流。电源完整性可能是电子产品成功或失败的决定因素。电源完整性的问题之一是向晶粒上的负载(例如，处理器)提供稳定的电压。可以通过减少提供给负载的电源电压中的电压下降来改善电源完整性。


技术实现要素：

4.有鉴于此，本发明提供了一种压降减少电路及其操作方法。
5.在一个实施例中，提供了一种压降减少电路，其包括电压检测器电路、驱动器控制器电路和psh组。电压检测器电路用于检测由第一负载接收的电源电压中的电压下降。驱动器控制器电路用于响应于检测到所述电压下降而驱动电源开关(psh)组。每个psh组包括至少一个电源开关，每个电源开关具有用于接收次级电压的输入端、用于从所述驱动器控制器接收驱动信号的栅极端、用于将所述电源电压中的所述电压下降上拉的输出端，其中所述次级电压高于所述电源电压。
6.在一个实施例中，提供了一种压降减少电路的操作方法，包括：检测由第一负载接收的电源电压中的电压下降；响应于检测到所述电压下降，产生驱动信号以接通电源开关(psh)组；以及通过所述psh组中的多个电源开关将所述电压下降上拉，每个电源开关具有用于接收次级电压的输入端和用于接收驱动信号之一的栅极端，其中，所述次级电压高于所述电源电压。
7.通过本发明，能够减少提供给负载的电源电压中的电压下降，改善了设备的电源完整性，因此改善了设备的整体性能。
8.通过结合附图阅读以下对具体实施例的描述，其他方面和特征对于本领域普通技术人员将变得显而易见。
附图说明
9.在附图的图中，通过示例而非限制的方式示出了本发明，在附图中，相似的附图标记指示相似的元件。当结合某实施例描述特定的特征、结构或特性时，应当认为，结合其他实施例来实现这样的特征、结构或特性属于本领域技术人员的知识范围，不论是否没有明确指示。
10.图1a示出了根据一个实施例的压降减少电路。
11.图1b示出了根据另一实施例的压降减少电路。
12.图2是示出根据一个实施例的压降减少的示例的示意图。
13.图3是示出根据一个实施例的psh组的一部分的示意图。
14.图4是示出根据一个实施例的驱动器控制器的示意图。
15.图5是示出根据一个实施例的切片电路的示意图。
16.图6是示出根据一个实施例的由多路复用器(multiplexer)的链形成的延迟链的示意图。
17.图7是示出根据一个实施例的psh组的示意图。
18.图8是示出根据一个实施例的压降减少电路的方法的流程图。
具体实施方式
19.在下面的描述中，描写了许多具体细节。然而，应当理解，可以在没有这些具体细节的情况下实践本发明的实施例。在其他情况下，公知的电路、结构和技术在本发明中未详细示出，以免混淆对本说明书的理解。然而，本领域的技术人员将理解，可以在没有这些具体细节的情况下实践本发明。本领域普通技术人员通过本发明的描述，将能够无需过度的实验而实现本发明的功能。
20.本发明的实施例提供了一种压降减少电路(droop reduction circuit)，以减少第一负载接收的电源电压中的电压下降。压降减少电路接收次级电压(secondary voltage)以上拉电源电压的下降。次级电压高于电源电压，并且次级电压还被提供给与压降减少电路位于相同晶粒上的第二负载。在一个实施例中，第一负载可以是处理器，第二负载可以是存储单元阵列(memory cell array)。在替代实施例中，第一负载可以是核心逻辑电路，第二负载可以是另一个片上电路(on-die circuit)。
21.在一个实施例中，为了高效率，压降减少电路和第一负载可以位于相同的晶粒(die)上。可替代地，压降减少电路和第一负载可以位于不同的晶粒上。压降减少电路和第一负载可以以相同的时钟速率或不同的时钟速率操作。在一个实施例中，压降减少电路、第一负载和第二负载可以是片上系统(system-on-a-chip，soc)设备的一部分，该soc例如是具有嵌入式存储器的处理设备和/或通信设备。压降减少电路改善了设备的电源完整性，因此改善了设备的整体性能。
22.在下面的描述中，术语“连接”、“耦接”及其派生词，用于指示可以存在或不存在直接物理接触的两个或更多个元件之间存在电连接。因此，下文中的术语“连接”和“耦接”分别等效地用于“电连接”和“电耦接”。
23.图1a示出了根据一个实施例的压降减少电路100。压降减少电路100包括电压检测器110、驱动器控制器120和电源开关(power switch，psh)组(bank)130。压降减少电路100减少电源电压中的电压下降，其中该电源电压具有额定值(nominal value)vdd。例如，vdd＝0.75伏(v)。电源电压从电源轨(suppy power rail)145提供给第一负载140，该第一负载140可以位于与压降减少电路100相同的晶粒150上，并且以与压降减少电路100相同的时钟速率工作。可替代地，第一负载140可以置于不同的晶粒上。在图1a中，第一负载140的位置由虚线框156表示，以指示第一负载140可以位于晶粒150上或另一晶粒上。第一负载140被
设计为在电源电压vdd下工作。在一些情况下，第一负载140可从电源轨145汲取增加的电流，从而导致电源电压的电压下降。例如，当第一负载通电时，由第一负载140汲取的电流量会急剧增加。电压下降对第一负载140的功率效率和性能具有负面影响。在一些实施例中，第一负载140可以是处理核心(processing core)、中央处理器(central processing unit，cpu)、图形处理单元(graphic processing unit，gpu)、数字信号处理器(digital signal processor，dsp)、加速处理单元(accelerated processing unit，apu)、媒体处理器、图像处理器、算术逻辑单元(arithmetic logic unit，alu)或者其他通用或专用的处理或逻辑电路。
24.在一个实施例中，电压检测器110包括比较器，将电源电压与参考电压(vsense)进行比较。参考电压vsense可以被配置为比额定值vdd低预定量或预定百分比。电压检测器110在检测到电源电压低于vsense时，产生检测信号。在接收到检测信号之后，驱动器控制器120生成一组驱动信号(drive signal)，以接通一个或多个psh组130。每个psh组130可以通过相应的驱动信号独立地接通或关断。
25.psh组130包括多组(group/bank)电源开关。每个电源开关的输入端耦接到次级电源轨146，以接收次级电压vddh，其中vddh大于vdd。例如，vddh＝vdd+δv毫伏(mv)，其中δv可以在150mv至200mv的范围内。因此，在vdd＝0.75v的实施例中，vddh小于1v。每个电源开关的输出端耦接到用于向第一负载140提供电源电压的电源轨145。当电源开关接通时，电源开关的输出端上拉(即，减少)电源电压中的电压下降，从而使得提供给第一负载140的电压稳定。当第一负载140汲取的电流达到稳态(steady-state)时，电源开关以交错的方式(staggered manner)被关断，以防止电压过冲(overshoot)。
26.在一个实施例中，压降减少电路100是晶粒150上的集成电路。在一个实施例中，压降减少电路100位于片上系统(soc)上。晶粒150还包括第一负载140和第二负载160，其中第一负载140在vdd下操作，第二负载160在vddh下操作。即，次级电源轨146耦接到第二负载160和压降减少电路100。第二负载160的示例是存储单元阵列，诸如由静态随机存取存储器(static random-access memory，sram)或其他易失性或非易失性存储器实现的高速缓冲存储器。第二负载160除了充当封装和/或印刷电路板(printed-circuit board，pcb)电容器之外，还用作压降减少电路100的额外的片上电容器。第二负载160和压降减少电路100位于同一晶粒上。在一个实施例中，压降减少电路100、第一负载145和第二负载160都在相同的晶粒150上。晶粒150可以耦接至晶粒外(off-die)电源，晶粒外电源可以例如产生电源电压和次级电压的电源管理集成电路(power management integrated circuit，pmic)180。
27.晶粒150可以进一步包括时钟电路、rlc电路以及图1a中未示出的其他电路。这些片上电路可以在不同的电压下工作。压降减少电路100通过利用提供给片上电路的两个不同电压来操作。一个电压是有可能发生电压下降的电源电压，另一个电压是高于电源电压的次级电压。无需针对压降减少电路100的操作而指定专用的电源轨或电压。
28.图1b示出了替代实施例，其中晶粒155包括图1a的压降减少电路100。晶粒155还包括低压差(low dropout，ldo)稳压器190，用于调节提供给压降减少电路100和第二负载165的次级电压(即，vddh)。在一个实施例中，第二负载165可以是任何片上集成电路。在第二负载165不是存储单元阵列的实施例中，可以将次级电压提供给另一晶粒上的存储单元阵列。类似于图1a的实施例，压降减少电路100和第二负载165都接收次级电压以进行操作。无需
针对压降减少电路100的操作而指定专用的电源轨或电压。类似于图1a的实施例，第一负载140可以位于与压降减少电路100相同的晶粒155上，并且可以操作在与压降减少电路100相同的时钟速率下。可替代地，第一负载140可以位于不同的晶粒上。在图1b中，第一负载140的位置由虚线框157表示，以指示第一负载140可以位于晶粒155上或另一晶粒上。
29.在一个实施例中，图1a或图1b中的压降减少电路100可以是电子设备的一部分，该电子设备例如但不限于计算和/或通信设备(例如，智能手机、平板电脑、笔记本电脑、台式机、服务器、物联网(iot)设备、可穿戴设备、信息娱乐设备、游戏设备等)。
30.图2是示出根据一个实施例的压降减少的示例的示意图。可以通过图1a或图1b中的压降减少电路100来执行压降减少。当处理器核心被开启并且处理器核心所汲取的电流急剧增加时(即，如虚线280所示的电流增加)，会发生电压下降。在该示例中，参考电压vsense 210被配置为比额定电源电压0.75v小3％。当压降减少电路100检测到电源电压小于vsense 210时，其接通psh组130以上拉电源电压。随后，压降减少电路100可以交错地(stagger)关断psh组130，以防止电压过冲。在图2的示例中，曲线220示出了没有压降减少的电源电压，曲线230示出了具有压降减少的电源电压。虚线箭头250指示电压下降的减少量。
31.图3是示出根据一个实施例的psh组130的一部分的示意图。psh组130包括多组电源开关310。图3的示例示出了psh_bank[k]和psh_bank[k+1]作为psh组130的一部分。每个psh组包括一个或多个电源开关310，并且不同的psh组可以包括不同数量的电源开关310。每个电源开关310可以是金属氧化物半导体场效应晶体管(metal oxide semiconductor field-effect transistor，mosfet)开关，例如，p沟道mosfet(p-mosfet)开关，也称为pmos晶体管开关。在一个实施例中，每个电源开关310是薄氧化物晶体管，例如薄氧化物mosfet开关。薄氧化物器件比厚氧化物器件更具成本效益。在一个实施例中，每个电源开关310是薄氧化物p沟道mosfet开关，其源极端子(也称为输入端)耦接到次级电源轨146以接收次级电压vddh。如上所述，vddh小于1伏。这种低电压电平(即，小于1伏)提高了薄氧化物器件的可靠性并避免了过冲问题。
[0032]
每个电源开关310经由其栅极端接收相应的驱动信号(例如，psh_bank[k]的drive[k])。驱动信号控制电源开关310的接通/关断。电源开关310还具有耦接到电源轨145的漏极端子(也称为输出端)。当电源轨145上的电源电压低于vsense时，电源开关310被接通并且在其输出端输出电压vout以将电源电压的电压下降上拉。在一个实施例中，每个psh组中的所有电源开关310通过相应的驱动信号被同时地接通或断开。
[0033]
在一个实施例中，psh组130可包括具有不同数量的电源开关的组，以在电压控制中提供多种粒度(granularity)。至少一个psh组包括与另一个psh组不同数量的电源开关。例如，psh组130可包括八个psh组，这八个psh组分别具有4、4、4、4、4、4、2、1个电源开关。为了对电压下降进行快速响应，驱动器控制器120可以一次并行地接通所有psh组130。对于较慢的响应，驱动器控制器120可通过将延迟插入到每个psh组130的响应时间，来交错开psh组130的接通或关断。
[0034]
图4是示出根据一个实施例的驱动器控制器120的示意图。驱动器控制器120包括控制器410，控制器410耦接到一组切片(slice)电路430(也称为切片430)。切片430的数量等于psh组130中的组(bank)的数量。每个切片430独立地控制对应的psh组130。
[0035]
图4示出了n个切片的示例，其中n＝8。可以理解，驱动器控制器120可以包括任何数量的切片。在一个实施例中，每个切片430产生驱动信号(例如，drive[k])。驱动器控制器120产生n个驱动信号，以接通/关断对应的n个psh组130中的电源开关。产生驱动信号时，每个切片430进一步产生delay_out信号以控制延迟时间。延迟时间控制n个驱动信号的交错。
[0036]
在一个实施例中，驱动器控制器120具有两种操作模式：并行模式(parallel mode)和顺序模式(sequential mode)。在并行模式下，驱动器控制器120通过并行地激活所有的切片430来提供快速响应。在顺序模式中，驱动器控制器120通过顺序地激活切片430来提供交错的(staggered)响应，在每两个连续的切片430之间具有延迟。每个被激活的切片430输出驱动信号以接通或关断对应的psh组130。在一个实施例中，驱动信号的值可以由控制器410生成的对应的psh_en信号来确定。例如，控制器410可以启用(assert)psh_en[k]，这导致对drive[k]的启用(assertion)。drive[k]的启用导致对应的psh_bank[k]接通。
[0037]
控制器410可以根据来自电压检测器110的检测信号，来确定以并行模式或顺序模式进行操作。在一个实施例中，检测信号可以包括用于指示电源电压的变化和/或变化率的样本值的时间序列。在并行模式下，控制器410生成fast_response信号以并行地激活所有切片430。在并行模式中，每个切片430可以旁路掉延迟或将延迟时间设置为最小值，使得每个切片430可以尽可能快地输出其驱动信号。
[0038]
控制器410使用独热码生成器(one-hot generator)415，来生成独热码(one-hot code)以控制延迟时间的长度。独热码包括一个比特序列。比特序列可以设置为全零，以便例如在并行模式下运行时旁路掉延迟。在顺序模式(sequential mode)下，比特序列可以仅包含一个非零比特(即，仅一个“1”比特)，其余比特为0。在顺序模式中，“1”比特所处的位置决定了连续切片430之间的延迟时间(td)。独热码是可配置的；即，延迟时间是可配置的。
[0039]
在顺序模式下，驱动器控制器120产生慢响应(slow response)；也就是说，来自切片430的驱动信号(drive信号)被交错开。在一个实施例中，切片430形成切片链，其中来自前一个切片(slice[k-1])的delay_out信号被馈送到下一个切片(slice[k])作为delay_in信号。接收delay_in信号时则开始slice[k]的延迟时间(td)。在td的末尾，slice[k]将drive[k]输出到psh_bank[k]以及将delay_out输出到slice[k+1]。因此，在两个连续切片之间具有延迟(td)的情况下，切片430顺序地(即，一次一个切片)向其对应的psh组130发送出驱动信号。
[0040]
在一个实施例中，驱动器控制器120包括n个切片(例如，切片430)，其中n是正整数。n也是psh组的数量。响应于电源电压中的电压下降，n个切片并行地输出n个驱动信号，以并行地接通n个psh组。替代地或附加地，n个切片顺序地输出n个驱动信号，其中在连续的驱动信号之间具有延迟(td)，以交错地关断n个psh组。n个切片可以经由并行连接和串联连接而彼此连接。经由并行连接耦接到n个切片的输入(例如，fast_response)可以使得n个切片并行地输出n个驱动信号。经由串联连接耦接到n个切片的延迟输入(例如，delay_in)可以使得n个切片依次输出n个驱动信号。
[0041]
图5是示出根据一个实施例的切片电路500(也称为切片500)的示意图。切片500(例示为slice[k])可以是图4中的切片430中的任何一个。在一个实施例中，每个切片500包括延迟元件510和驱动元件520。每个切片500使用延迟元件510来控制在产生驱动信号时的延迟时间(td)，并使用驱动器元件520产生驱动信号。
[0042]
当接收到启用的(asserted)fast_response信号时(即，在并行模式下)，延迟元件510产生具有零延迟或最小延迟的触发信号dt，并且该触发信号触发驱动元件520以输出驱动信号drive[k]。在一个实施例中，drive[k]具有二进制值，其中值“1”可以关断相应的psh组，而值“0”可以接通相应的psh组，反之亦然。drive[k]的值可以取决于psh_en[k]的值。
[0043]
当接收到启用的delay_in信号时(即，在顺序模式中)，延迟元件510生成触发信号dt和具有延迟时间(td)的delay_out，其中td的值根据独热码确定。触发信号dt触发驱动元件520将drive[k]输出到psh_bank[k]，并且还将delay_out输出到下一个切片slice[k+1]。当slice[k+1]在其输入处接收到delay_out(作为delay_in)时，slice[k+1]会在生成drive[k+1]和delay_out之前延迟td。即，在顺序模式中时，delay-out、delay-in和独热码才会对切片电路造成影响。
[0044]
图6是示出根据一个实施例的由多路复用器(multiplexer)650的链形成的延迟链600的示意图。延迟链600可以是图5中的延迟元件510的一部分，其是切片500或430的一部分，其又是图1a、图1b和图4中的驱动器控制器120的一部分。延迟链600控制每个切片的延迟时间(td)。每个多路复用器650为延迟时间增加单元延迟(cell delay)。延迟链600的延迟时间由延迟路径长度确定，而延迟路径长度又由one-hot信号控制。在一个实施例中，m个多路复用器的延迟链提供了延迟时间长度，该延迟时间长度由可配置的m-比特独热码(one-hot code)控制，m-比特独热码包含至多一个非零比特，其中m为正整数。
[0045]
在图6的示例中，独热码包含16个比特，每个比特对应于一个多路复用器650；例如，如图所示，独热码的最低有效位(the least-significant bit，lsb)对应于最右边的多路复用器，独热码的最高有效位(most-significant bit，msb)对应于所示最左边的多路复用器。当独热码中的所有比特均为零时，延迟将被旁路。当延迟没被旁路时，若独热码的lsb为1时延迟时间最短，独热码的msb为1时延迟时间最长。“in”和“tie_l”值可以被设置为预定值。延迟链600的输出是图5中所示的触发信号dt。
[0046]
图7是示出根据一个实施例的在图1a的psh组130中的psh组700的示意图。psh组700的数量与图4中切片430的数量相同。在此示例中，psh组700包括隔离电路(isolation circuit，iso)710、电平转换器(level shifter，ls)720和电源开关730。为了说明简单，psh组700被例示为仅包括一个电源开关730。然而，应理解，本文所述的psh组可包括任何数量的电源开关730以提供用于控制电源电压的粒度范围。
[0047]
由于驱动器控制器120操作在电源电压(vdd)域并且psh组130操作在次级电压(vddh)域，首先利用始终导通的iso_clamp信号，由隔离电路(isolation circuit)710将从驱动器控制器120发送到psh组700的drive信号进行隔离，然后由电平转换器720转换到vddh域。然后，经过电压转换的drive信号用于接通或关断电源开关730。
[0048]
图8是示出根据一个实施例的晶粒上的压降减少电路的操作方法800的流程图。方法800可以由图1a或图1b中的压降减少电路100执行。方法800开始于步骤810，其中在步骤810中利用压降减少电路检测由第一负载接收的电源电压中的电压下降。在步骤820，响应于检测到电压下降，该电路产生驱动信号以接通psh组。在步骤830，该电路通过psh组中的多个电源开关将电压下降上拉。每个电源开关都有用于接收次级电压的输入端以及用于接收驱动信号之一的栅极端。次级电压高于电源电压，并且由晶粒上的第二负载接收。
[0049]
参照图1a、图1b和图3至图7的示例性实施例描述了图8的流程图的操作。然而，应
当理解，图8的流程图的操作还可以参照除了参照图1a、图1b和图3至图7所讨论的内容之外的本发明实施例来执行，并且参照图1a、图1b和图3至图7讨论的实施例可以执行与所述流程图所不同的操作。尽管图8的流程图示出了由本发明的某些实施例执行的操作的特定顺序，但是应当理解，这种顺序是示例性的(例如，替代实施例可以以不同的顺序执行这些操作、组合某些操作、重复某些操作等)。
[0050]
尽管已经根据几个实施例描述了本发明，但是本领域技术人员将认识到，本发明不限于所描述的实施例，并且可以在所附权利要求的精神和范围内进行修改和变形来实施本发明。因此，此说明书应被认为是说明性的而不是限制性的。