优秀的 Verilog/FPGA开源项目介绍(二十九)- 开源网站
介绍
之前介绍的开源项目都偏向理论,那有没有一些开源项目可以参考学习呢?
下面我们就介绍几个开源网站,网站上会经常有一些开源项目,涉及各种各样的项目:SDR、图像处理、古老CPU复现。。。
Hackster
https://www.hackster.io/
推荐专栏:
https://www.hackster.io/xilinx
https://www.hackster.io/intel
该网站是个集各种平台的开源网站,主要的平台如下:
A seleção: 您好,请问我用的官方IP生成的例程跑测试文件,结果遇到txdata全零,ena,sop,eop都为低,rxdata开始全为不定态,ena,sop,eop都为低,接收部分状态机进入了wait_rx_aligned的状态,之前一个状态是gt_locked,但是按照手册,在gt_locked的状态内rx_core_busy_led应该拉高,但是在仿真中,信号并没有拉高,rx_aligned也一直为0,到现在没定位到问题在哪里,请问这是为啥啊
A seleção: 您好,请问我用的官方IP生成的例程跑测试文件,结果遇到txdata全零,ena,sop,eop都为低,rxdata开始全为不定态,ena,sop,eop都为低,接收部分状态机进入了wait_rx_aligned的状态,之前一个状态是gt_locked,但是按照手册,在gt_locked的状态内rx_core_busy_led应该拉高,但是在仿真中,信号并没有拉高,rx_aligned也一直为0,到现在没定位到问题在哪里,请问这是为啥啊
m0_71685185: 你好,想问下HDL报这个错是怎么回事啊,之前一直这么写的没事,到24题就出错了,报错是这样的: Error (12007): Top-level design entity "top_module" is undefined ,然后我又试着编译了一下之前没问题的,也报这个错
666ghj: 可以试试我写的这个:https://drawfa.lovexl.top/
qglobal: 感谢楼主,亲测有用,1分钟解决问题,赞